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\@writefile{toc}{\contentsline {section}{\numberline {1.1}Introdu\IeC {\c c}\IeC {\~a}o}{1}}
\@writefile{toc}{\contentsline {section}{\numberline {1.2}GHDL Code Gen (gcg)}{1}}
\@writefile{lot}{\contentsline {table}{\numberline {1.1}{\ignorespaces Comandos\relax }}{1}}
\providecommand*\caption@xref[2]{\@setref\relax\@undefined{#1}}
\newlabel{tab:comandos_gcg}{{1.1}{1}}
\@writefile{toc}{\contentsline {section}{\numberline {1.3}Projeto: ULA de 1 bit}{1}}
\@writefile{lof}{\contentsline {figure}{\numberline {1.1}{\ignorespaces Vis\IeC {\~a}o da ULA em um n\IeC {\'\i }vel 0\relax }}{2}}
\newlabel{fig:ULA_000}{{1.1}{2}}
\@writefile{lof}{\contentsline {figure}{\numberline {1.2}{\ignorespaces Vis\IeC {\~a}o da ULA em um n\IeC {\'\i }vel 1, exposi\IeC {\c c}\IeC {\~a}o dos componentes principais.\relax }}{2}}
\newlabel{fig:ULA_001}{{1.2}{2}}
\@writefile{toc}{\contentsline {subsection}{\numberline {1.3.1}An\IeC {\'a}lise e Levantamento de componentes}{2}}
\@writefile{lof}{\contentsline {figure}{\numberline {1.3}{\ignorespaces Circuito Somador.\relax }}{3}}
\newlabel{fig:Somador}{{1.3}{3}}
\@writefile{lof}{\contentsline {figure}{\numberline {1.4}{\ignorespaces Circuito Decodificador.\relax }}{3}}
\newlabel{fig:Decodificador}{{1.4}{3}}
\@writefile{lot}{\contentsline {table}{\numberline {1.2}{\ignorespaces Opera\IeC {\c c}\IeC {\~o}es suportadas\relax }}{4}}
\newlabel{tab:decod_operacoes}{{1.2}{4}}
\@writefile{lof}{\contentsline {figure}{\numberline {1.5}{\ignorespaces Circuito UnidadeLogica.\relax }}{4}}
\newlabel{fig:UnidadeLogica}{{1.5}{4}}
\@writefile{lot}{\contentsline {table}{\numberline {1.3}{\ignorespaces Componentes principais e suas depend\IeC {\^e}ncias\relax }}{5}}
\newlabel{tab:dep_componentes}{{1.3}{5}}
\@writefile{toc}{\contentsline {section}{\numberline {1.4}Cria\IeC {\c c}\IeC {\~a}o dos Componentes com o gcg}{5}}
\newlabel{cod:criar:ent_basicas}{{1.1}{5}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.1}Comandos para a cria\IeC {\c c}\IeC {\~a}o das entidades b\IeC {\'a}sicas}{5}}
\newlabel{cod:and2}{{1.2}{5}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.2}C\IeC {\'o}digo VHDL da entidade and2}{5}}
\newlabel{cod:and2_tb}{{1.3}{5}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.3}C\IeC {\'o}digo VHDL do testebench para entidade and2}{5}}
\newlabel{cod:testa:and2}{{1.4}{7}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.4}Comando para executar o testbench da entidade and2.}{7}}
\@writefile{lof}{\contentsline {figure}{\numberline {1.6}{\ignorespaces Diagrama de Tempo do teste da entidade and2.\relax }}{7}}
\newlabel{fig:gtw:and2}{{1.6}{7}}
\newlabel{cod:and3}{{1.5}{7}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.5}C\IeC {\'o}digo VHDL da entidade and3}{7}}
\newlabel{cod:and3_tb}{{1.6}{8}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.6}C\IeC {\'o}digo VHDL do testebench para entidade and3}{8}}
\newlabel{cod:testa:and3}{{1.7}{9}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.7}Comando para executar o testbench da entidade and3.}{9}}
\@writefile{lof}{\contentsline {figure}{\numberline {1.7}{\ignorespaces Diagrama de Tempo do teste da entidade and3.\relax }}{10}}
\newlabel{fig:gtw:and3}{{1.7}{10}}
\newlabel{cod:xor2}{{1.8}{10}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.8}C\IeC {\'o}digo VHDL da entidade xor2}{10}}
\newlabel{cod:xor2_tb}{{1.9}{10}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.9}C\IeC {\'o}digo VHDL do testebench para entidade xor2}{10}}
\newlabel{cod:testa:xor2}{{1.10}{12}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.10}Comando para executar o testbench da entidade xor2.}{12}}
\@writefile{lof}{\contentsline {figure}{\numberline {1.8}{\ignorespaces Diagrama de Tempo do teste da entidade xor2.\relax }}{12}}
\newlabel{fig:gtw:xor2}{{1.8}{12}}
\newlabel{cod:or3}{{1.11}{13}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.11}C\IeC {\'o}digo VHDL da entidade or3}{13}}
\newlabel{cod:or3_tb}{{1.12}{13}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.12}C\IeC {\'o}digo VHDL do testebench para entidade or3}{13}}
\newlabel{cod:testa:or3}{{1.13}{14}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.13}Comando para executar o testbench da entidade or3.}{14}}
\@writefile{lof}{\contentsline {figure}{\numberline {1.9}{\ignorespaces Diagrama de Tempo do teste da entidade or3.\relax }}{15}}
\newlabel{fig:gtw:or3}{{1.9}{15}}
\newlabel{cod:criar:somador}{{1.14}{15}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.14}Comando para a criar a entidade Somador.}{15}}
\newlabel{cod:somador}{{1.15}{15}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.15}C\IeC {\'o}digo VHDL da entidade somador}{15}}
\newlabel{cod:somador_tb}{{1.16}{16}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.16}C\IeC {\'o}digo VHDL do testebench para entidade somador}{16}}
\newlabel{cod:testa:somador}{{1.17}{18}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.17}Comando para executar o testbench da entidade somador.}{18}}
\@writefile{lof}{\contentsline {figure}{\numberline {1.10}{\ignorespaces Diagrama de Tempo do teste da entidade somador.\relax }}{18}}
\newlabel{fig:gtw:somador}{{1.10}{18}}
\newlabel{cod:criar:inversor}{{1.18}{18}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.18}Comando para a criar a entidade Inversor.}{18}}
\newlabel{cod:inversor}{{1.19}{19}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.19}C\IeC {\'o}digo VHDL da entidade inversor}{19}}
\newlabel{cod:inversor_tb}{{1.20}{19}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.20}C\IeC {\'o}digo VHDL do testebench para entidade inversor}{19}}
\newlabel{cod:testa:inversor}{{1.21}{20}}
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\@writefile{lof}{\contentsline {figure}{\numberline {1.11}{\ignorespaces Diagrama de Tempo do teste da entidade inversor.\relax }}{21}}
\newlabel{fig:gtw:inversor}{{1.11}{21}}
\newlabel{cod:criar:decodificador}{{1.22}{21}}
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\newlabel{cod:decodificador}{{1.23}{21}}
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\newlabel{cod:decodificador_tb}{{1.24}{22}}
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\newlabel{cod:testa:decodificador}{{1.25}{24}}
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\@writefile{lof}{\contentsline {figure}{\numberline {1.12}{\ignorespaces Diagrama de Tempo do teste da entidade decodificador.\relax }}{25}}
\newlabel{fig:gtw:decodificador}{{1.12}{25}}
\newlabel{cod:criar:outrasentbasicas}{{1.26}{25}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.26}Comando para a criar entidades b\IeC {\'a}sicas para a Unidade L\IeC {\'o}gica.}{25}}
\newlabel{cod:or2}{{1.27}{25}}
\@writefile{lol}{\contentsline {lstlisting}{\numberline {1.27}C\IeC {\'o}digo VHDL da entidade or2}{25}}
\newlabel{cod:or2_tb}{{1.28}{26}}
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\newlabel{cod:testa:or2}{{1.29}{27}}
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\@writefile{lof}{\contentsline {figure}{\numberline {1.13}{\ignorespaces Diagrama de Tempo do teste da entidade or2.\relax }}{28}}
\newlabel{fig:gtw:or2}{{1.13}{28}}
\newlabel{cod:nand2}{{1.30}{28}}
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\newlabel{cod:nand2_tb}{{1.31}{29}}
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\newlabel{cod:testa:nand2}{{1.32}{30}}
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\newlabel{fig:gtw:nand2}{{1.14}{30}}
\newlabel{cod:nor2}{{1.33}{31}}
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\newlabel{cod:nor2_tb}{{1.34}{31}}
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\newlabel{cod:testa:nor2}{{1.35}{32}}
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\@writefile{lof}{\contentsline {figure}{\numberline {1.15}{\ignorespaces Diagrama de Tempo do teste da entidade nor2.\relax }}{33}}
\newlabel{fig:gtw:nor2}{{1.15}{33}}
\newlabel{cod:xnor2}{{1.36}{33}}
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\newlabel{cod:criar:unidadeLogica}{{1.39}{36}}
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